معرفی Verilog HDL و نرم افزار ModelSim

زبان Verilog HDL یا به اختصار ( VHDL ) یکی از زبان های توصیف سخت افزاری است. خود کلمه ی HDL سرنام کلمه ی Hardware Description Language به معنی زبان توصیف سخت افزار است. VHDL نخستین بار توسط وزارت دفاع آمریکا به منظور طراحی و توصیف مدارهای مجتمع سرعت بالا طراحی شد و مورد استفاده قرار گرفت. سپس در سال 1987 توسط انجمن IEEE (انجمن مهندسان برق و الکترونیک) در قالب استاندارد IEEE 1076-1987 ارائه گردید. پس از گذشت چند سال و انجام پاره ای از تصحیحات، استاندارد دوم این زبان تحت عنوان IEEE 1076-1993 در اختیار عموم قرار گرفت.
در ادامه با سامینتک همراه باشید.

به طور کلی می توان مزایای زیر را در استفاده از زبان VHDL عنوان نمود:
با توجه به این که VHDL یک زبان استاندارد می باشد، کد نوشته توسط آن را می توان به روی سنتز کننده ها و تراشه های تولید کنندگان مختلف پیاده سازی نمود و نیازی به تغییر کد وجود ندارد. شبیه ساز ها و کامپایلرهای این زبان در دسترس و ارزان قیمت می باشند. با استفاده از این زبان می توان سیستم ها را به صورت ساختاری یا رفتاری مدل سازی نمود. توصیف رفتاری نشان دهنده عملکرد سیستم و چگونگی تولید خروجی ها بر اساس سیگنال های ورودی می باشد. با استفاده از این توصیف می توان عملکرد کلی سیستم را بیان کرد و از درگیر شدن با جزئیات بلوک های سازنده سیستم که در طرح های بزرگ به پیچیدگی توصیف سیستم منجر شود اجتناب نمود. در مقابل مدل ساختاری نشان دهنده نحوه ارتباط بلوک های سازنده سیستم است و بیانگر جزئیات بیش تری از سخت افزار می باشد. به این ترتیب با استفاده از این زبان امکان توصیف سخت افزار از سطح گیت تا سیستم فراهم می شود. با استفاده از توصیف سخت افزاری می توان سیستم های پیچیده را توسط ارتباط بین بلوک های سازنده آن ها مدل سازی نمود، به این ترتیب پیاده سازی این سیستم ها توسط زبان VHDL ساده تر از زبان های برنامه نویسی از قبیل c می باشد. با به کار گیری کتابخانه ها و component ها در زبان VHDL، می توان از المان های موجود و نوشته شده در سایر طراحی ها استفاده نمود. در واقع عملکرد آن ها شبیه DLL ها و توابع در زبان های برنامه نویسی نرم‌افزاری می باشد. سرعت طراحی و پیاده سازی سیستم های پیچیده توسط این زبان بسیار بیش تر از طراحی شماتیک است زیرا چگونگی اتصال گیت ها و بلوک ها، توسط نرم‌افزار سنتز کننده تعیین می شود. به این ترتیب می توان سیستم های پیچیده را در مدت زمان کوتاهی پیاده سازی کرده، تغییرات و اصطلاحات مورد نیاز را در برنامه اعمال نمود. استفاده از این زبان بستر مناسبی برای شبیه سازی سیستم مورد توصیف ایجاد می کند و پس از اطمینان از صحت عملکرد کد نوشته شده در محیط شبیه ساز، می توان توصیف سیستم را به روی تراشه مورد نظر پیاده کرد.

ویرایش: سامینتک
منبع: ویکی پدیا

نرم افزار ModelSim
نرم افزار Modelsim یکی از برترین ابزار های طراحی و شبیه سازی برنامه های VHDL با قابلیت های بالا برای استفاده در صنعت می باشد.
لینک‌های دانلود از سرور سافت ۹۸ قرار داده شده اند.

لینک دانلود نسخه ی ۳۲ بیتی به همراه کرک با حجم 348 مگابایت

لینک دانلود نسخه ی ۶۴ بیتی به همراه کرک با حجم 363 مگابایت

رمز فایل های فشرده: soft98.ir

One thought on “معرفی Verilog HDL و نرم افزار ModelSim

پاسخ دهید

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *

3 × 1 =